當我們觀察電子產(chǎn)品近些年的演進歷程時，我們會注意到一個重要趨勢：每一代設備的尺寸越來越小，而性能卻保持不變甚至升高。這種縮小現(xiàn)象可以歸因于以下事實：電路板上的每個組件都在變小，從而造成了這樣的總體效果。早在1965年，高登·摩爾就在他著名的摩爾定律中預測了電路的縮小趨勢。但是，這個縮小趨勢并未發(fā)生在所有類型的電路中。例如，邏輯電路比SRAM電路縮小了很多倍。這造成了一個棘手的問題：即嵌入式SRAM開始占據(jù)90%的控制器空間。嵌入式SRAM的有限縮小還阻止了控制器以相應于邏輯區(qū)域的程度縮小。因此，成本(與晶粒面積成正比)的降幅并未達到應有的程度。由于處理器/控制器的核心功能由邏輯區(qū)執(zhí)行，將嵌入式SRAM移出芯片并以外置SRAM取而代之開始具有意義。
 
此外，可穿戴和物聯(lián)網(wǎng)設備的迅猛發(fā)展也是這一趨勢的推動因素。與其它任何設計要求相比，這些設備最注重小巧的設計。因此，最小的MCU適合此類電路板，鑒于上述原因，這個“最小的MCU”極有可能不搭載一個嵌入式緩存。同樣，它也可能沒有太多的引腳。
 
所有這些發(fā)展趨勢都指向一個要求：一個小巧、能夠只扮演緩存的角色、并能使用最小數(shù)量的引腳相連的外置SRAM。串行SRAM就是專為滿足這個要求而量身定做的。存儲器在高速性能并非最重要因素的其它存儲器(DRAM、閃存等)中，串行接口已經(jīng)取代了并行接口。由于存在需要SRAM的應用，串行SRAM在SRAM市場中一直處于小眾地位。在空間非常有限的特定應用中，它們一直是低功耗、小尺寸替代方案。目前，在峰值時鐘速率為20MHz(10MB/s帶寬)條件下，串行SRAM最大容量為1Mbit。相比之下，并行SRAM的帶寬高達250MB/s，并支持最大64Mbit的容量。
 
由于所需驅(qū)動的引腳數(shù)較少，而且速度更低，串行接口存儲器通常比并行接口存儲器消耗更少的電能，而且其最大的好處在于較小的尺寸-無論是從設備尺寸還是從引腳數(shù)的角度而言。最小的并行SRAM封裝是24球BGA，而串行SRAM提供8引腳SOIC封裝。但必需注意的是，WL-CSP是最小封裝，很多并行和串行存儲器廠商支持CSP封裝。市場上的并行SRAM勝過串行SRAM的地方是性能-尤其是在存取時間上。憑借寬得多的總線，并行SRAM能夠最大支持200MBps的吞吐量，而大多數(shù)得到廣泛使用的串行SRAM最多只支持40MBps。
 
存儲器存儲器串行接口存儲器在性能方面落后并行接口存儲器。由于數(shù)據(jù)流是順序的，它們不能提供相同的吞吐量。因此，串行存儲器存儲器最適合那些注重尺寸和功耗勝過存取時間的便攜式設備，如手持設備和可穿戴設備。

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